（毕业论文 字数：8096 页数：33）内容提要： 这AD9510包括PLL部分与分配部分。假如设计这PLL部分应该独立与分配部分。AD9510有一个完整的PLL核心模块，仅仅只需要一个外部环路和压控或可变晶体振荡器。这PLL是基于ADF4106设计的的。PLL具有低相位噪声优点，与 ADF4106 比较，不同之处是它的REFIN与CLK多了不同的输入，一个不同的控制寄存器结构。其允许N计数器记数到一。在高PFD率方面的功能有了改进。

关键词：PLL部分,分配部分,ADF4106

Abstract: ：The AD9510 consists of a PLL section and a distribution section. If desired, the PLL section can be used separately from the distribution section. The AD9510 has a complete PLL core on-chip, requiring only an external loop filter and VCO/VCXO. This PLL is based on the ADF4106, a PLL noted for its superb low phase noise performance. The operation of the AD9510 PLL is nearly identical to that of the ADF4106, offering an advantage tothose with experience with the ADF series of PLLs. Difference include the addition of differential inputs at REFIN and CLK2,a different control register architecture. Also, the prescaler has been changed to allow N as low as 1. The AD9510 PLL implements the digital lock detect feature somewhat differentlythan the ADF4106 does, offering improved functionality at higher PFD rates. See the Register Map Description section.

KEY WORD：PLL section，distributionsection，ADF4106

目 录
1. AD9510芯片简介------------------------------------------4
2. AD9510芯片封装与引脚功能 -------------------------------8
3. AD9510内部结构与工作原理 --------------------------------------------------11
3．1 PLL部分----------------------------------------------------------13
3.1.1 PLL基准输入—REFIN-------------------------------------------------------------13
3．1.2 VCO/VCXO时钟输入—CLK ----------------------------------------------14
3．1.3 PLL基准分配器——R ---------------------------------------14
3．1.4 A和B 记数器 -----------------------------------------15
3．1.5 相位频率检波器（PDF）与充电泵 -----------------------16
3．1.6反向间隙脉冲） -------------------------------------16
3．1.7状态引脚（ ）-----------------------------------16
3．1.8 PLL数字锁存检测 ---------------------------------------17
3．1.9PLL模拟锁存检测 ------------------------------------17
3．1.10基准失真 --------------------------------------------17
3．1.11功能引脚 ------------------------------------------------------18
3．2 分配器部分 ----------------------------------------19
3．2.1CLK1 与 CLK2时钟输入-----------------------------------------------19
3．2.2分配器---------------------------------------------------------19
3．2.3延迟模块- -------------------------------------------24
3．2.4输出：-----------------------------------24
3．2.5掉电模式---------------------------------------------------------25
3．2.6复位---------------------------------------------------25
3.2.7 单片同步信号-------------------------------------------25
3．2.8串行控制端口：----------------------------------------26
3．2.9寄存器地址与描述--------------------------------27
4. AD9510应用电路设计 ------------------29
4．1 CMOS 时钟描述----------------------------------30
4．2 LVPECL 时钟描述-------------31
4．3 LVDS 时钟描述 --------------------------32
4．4 概述维度 ----------------------32
5. 总结 -------------------------------------------------------------33
参考文献 ---------------------------------------------------33

正文：
（1）芯片简介：模拟器件上市抖动值最大仅250fs的时钟分配IC－AD9510 (121)
　美国模拟器件公司日前上市了抖动值最大仅250fs的时钟分配IC“AD9510”。具有4个LVPECL（Low Voltage Positive Emitter Couple Logic）输出端子，4个可选择LVDS与CMOS其中任一种的输出端子。抖动值最大250fs是指在使用LVPECL的情况下。利用LVDS或CMOS输出时的抖动值最大为300fs。

　　支持最大1.5GHz的时钟输入。输出时钟信号的频率方面，在LVPECL与LVDS下最大800MHz，在CMOS下最大250MHz。4系统的LVDS或CMOS的输出中有2个能够设置1ns～10ns的延迟时间。各时钟的分频器可按从1自32的任意整数比进行设置。采用64引脚LFCSP封装。采用双极CMOS工艺生产。

　　该产品主要面向移动电话基站和使用光纤的通信收发设备等需要高速信号处理的通信设备和测量设备。
Chip synopsis ：Simulates the component to go on the market the vibration value most greatly only 250fs clock to assign IC - AD9510 (121)
The American simulation component company went on the market the vibration value most greatly only 250fs clock to assign IC on the other day "AD9510". Has 4 LVPECL (Low Voltage Positive Emitter Couple Logic) the output terminal, 4 may choose LVDS and CMOS no matter what one kind of output terminal. Vibration value biggest 250fs is refers in uses LVPECL in the situation. Using LVDS or time the CMOS output vibration value is 300fs most greatly.
Support biggest 1.5GHz clock input. Output clock signal frequency aspect, under LVPECL and LVDS biggest 800MHz, under CMOS biggest 250MHz. 4 systems LVDS or in the CMOS output has 2 to be able to establish 1ns ~ 10ns the delay time. Various clocks frequency divider may according to from 1 carry on the establishment from 32 free integers ratios. Uses 64 pins LFCSP seal. Uses the double-pole CMOS craft production.
This product mainly faces the mobile phone base depot and uses the optical fiber the correspondence receiving and dispatching equipment and so on to need the high speed signal processing the communication facility and the measurement equipment. 。
PLL模拟锁存检测
模拟锁存检测（ALD）信号可以被选择。当ALD被选择后，状态引脚上的信号打开P通道 （ ）与打开N通道 。
模拟锁存检测发现信号号是有效的 (比较选择模式) 由于简短的无效脉冲。 这些无效的脉冲变短当作为 PFD 的输入比较基本一致和延长的作为他们一致的进一步比较。
接收外部一个有效的模拟锁存检测（ALD）信号，外部的 RC网络是提供一个适当的模拟滤波器 ，RC常数由 外部电压比较器的锁存情况决定。A 1 k Ω电阻器与一个小电容成比例基本满足要求 。 然而, 一些实验可能被需要得到这想要的结果。
模拟锁存检测功能引进一些附加的能量到输出端。
基准失真
AD9510PLL具有当REFIN上的基准信号失真时报警的功能。基准失真监视内部标记叫做LREE。不难发现，在状态引脚上能够通过多种方式来观察这些信号，寄存器 08h<5:2>.控制PLL运算。通过设置 08h<5:2> = <1010>高电平或08h<5:2> = <1111>.低电平可对LREF
单独进行观察。
基准失真电路被VCO输出的信号锁定，这就意味着有一个VCO信号专用于基准失真的检测。
AD9510数字锁存检测（DLD）模块要求一个PLL基准信号专用于数字锁存检测。它可能有数字锁存检测显示（DLD=TRUE），在基准失真时保持有效。由于这个原因。假如基准失真时数字锁存检测不可靠。有这里有一种方法把DLD 与 LREF结合成一个信号在状态引脚上。设置08h<5:2> = <1101>来得到一个信号，这信号是失锁与基准失真高电平的逻辑或。如果要得到同样信号的低电平，设置08h<5:2> = <1110>。
基准监视只在DLD信号高于07h<6:5>.设定的PFD周期数时才起作用。延迟时间通过周期数来测量。范围从3个PFD周期到24个PFD周期。当基准漂移时，LREF变为有效，充电泵进入第三状态。
退出这种状态需要 使用者的干涉。首先，07h<2> = 0b把基准失真电路设为默认，让充电泵退出第三状态，引起LREF无效。第二步设07h<2> 为 1使基准失真电路重新启动。