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一 MPC97H74简介
MPC97H74 运用PLL 技术将输出频率锁定参考频率上。 MPC97H74 的正常运行要求QFB 与反馈输入FB_IN 连接。参考时钟频率和反馈支路频率确定VCO 频率。 两个必须被选择匹配VCO 频率范围。两者要与VCO 频率相匹配。MPC97H74可以通过控制产生频率比率 1:1, 2:1, 3:1, 3:2, 并且3：2：1的频率。 另外，设备支持考虑到多种输入/输出频率乘选择的单独的configurable 反馈产量。 VCO _ 选择别针提供延长的PLL输入基准频率范围。VCO_SEL引脚提供大范围PLL输入基准频率。REF_SEL引脚选择内部晶体振荡器或LVCMOS兼容输入作为基准时钟信号。PLL_EN控制引脚为测试诊断选择PLL的旁路设置，在这个结构中，被选择的输入基准时钟可直接通向设置PLL旁路输出分频器。PLL 支路完全静态，最小时钟频率说明和其他PLL 特性都不能使用。MPC97H74有内部充电设置。MPC97H74部需要外部滤波器，当输出提供能驱动终止50欧传送线路的LVCMOS兼容水平时，所有的输入（除XTAL）认可LVCMOS信号。对于系列终止传输线，每一个MPC97H74 输出能驱动一个或两个有效输出为1:28的信号。这个设备是MPC974的引脚和连接的兼容。
二 芯片封装及引脚功能
1 芯片封装
MPC97H74芯片采用52引脚Pb-free封装，如下图
2 引脚功能
表1 引脚功能
引脚
输入/输出
功能
CCLK0
输入
基准时钟
CCLK1
输入
基准时钟
FB_IN
输入
反馈信号输入 接QFB
CCLK_SEL
输入
基准时钟选择
VCO_SE
输入
VCO工作频率选择
PLL_EN
输入
PLL输出/ PLL支路模式选择
MR/OE
输入
输出/高阻和重新设置
CLK_ST
输入
输出/时钟停止（低电平有效）
FSEL_A
输入
分频选择输出
FSEL_B
输入
分频选择输出
FSEL_C
输入
分频选择输出
FSEL_FB[1:0]
输出
QFB输出频率选择
QA[4:0]
输出
四线输出
QB[4:0]
输出
四线输出
QC[3:0]
输出
三线输出
QFB
输出
反馈输出，连接到FB_IN
GND
接地
接地
VCC_PLL
电源
PLL电源
VCC
电源
电源 （推荐使用外部RC 滤波器。请参见应用软件区得到更多相关细节）
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