引 言 在科学飞速发展的今天,世界已进入了数字化、信息化的时代。其中,通信技术的发展最为迅速。从第一代模拟移动通信,到今年即将运营的3G移动通信,仅仅数年的时间。与此同时,(微)电子技术也在以很快的速度进步着,利用FPGA作原型设计及前期样品生产的作法将会逐渐流行起来。通过使用FPGA/CPLD,可得到降低成本和上市时间快等的好处。数据通信的应用需求量很大,我国路由器产品采用FPGA/CPLD起了很大作用。伴随着微电子工业的发展,今天的FPGA已经可以做系统级芯片了。技术的融合,使得各种科学技术不再独立,而是联合应用在一起,发挥更大的功效。 本课题的目的是设计出一个具有通用性的输入信号的位同步提取系统,系统可以实现10Hz~1MHz的信号同步,使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成对同步信号的提取。该系统以FPGA器件作为控制的核心,配合单片机使整个系统显得尤为精简,能达到所要求的技术指标,具有灵活的现场更改性,还有高速、精确、可靠、抗干扰性强等优点。最重要的一点便是它能实现对不同的位同步信号进行提取,能够满足本课题的要求。 第1章 绪 论 同步是通信系统中一个重要的实际问题。在通信系统中,同步具有相当重要的地位。通信系统能否有效地、可靠地工作,很大程度上依赖于有无良好的同步系统。当采用同步解调或相干检测时,接收端需要提供一个与发射端调制载波同步同频同相的相干载波。获得这个相干载波的过程称为载波提取,或称为载波同步。数字通信中,除了有载波同步的问题之外,还有位同步的问题。 由于本次设计主要是在现场可编程门阵列(Field Programmable Gate Array)技术为基础来完成的,所以还在概念上介绍了FPGA的发展、芯片结构、8051型单片机、以及简单介绍了FPGA的开发过程,EDA的使用和开发语言C语言和Verilog HDL。 1.1 位同步技术当前的发展 数字通信中一个很重要的问题就是位同步问题,因为消息是一串连续的信号码元序列,解调时必须知道每个码元的起止时刻。因此,接收端必须产生一个时钟用作定时脉冲序列,它和接收的每一个码元的起止时刻一一对齐。我们把在接收端产生于接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步,而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。 数字通信中的消息数字流总是用若干码元组成一个“字”,又用若干“字”组成一“句”。因此,在接收这些数字流时,同样也必须知道这些“字”、“句”的起止时刻,在接收端产生与“字”、“句”起止时刻相一致的定时脉冲序列,统称为群同步或帧同步。 当通信是在两点之间进行时,完成了载波同步、位同步和帧同步之后,接收端不仅获得了相干载波,而且通信双方的时标关系也解决了,这时,接收端就能以较低的错误概率恢复除数字信息。然而,随着数字通信的发展,特别是计算机通信及计算网络的发展,通信系统也由点对点的通信发展到多点间的通信,显然,为了保证通信网内各用户之间可靠的进行数据交换,还必须实现网同步,即在通信网内由一个统一的时间节拍标准。 ...... |