| 引言 随着电子设计技术的飞速发展，专用集成电路ASIC、用户现场可编程门阵列(FPGA)及复杂可编程逻辑器件(CPLD)的复杂度越来越高，数字通信、工业自动化控制等领域所用的数字电路及系统的复杂程度也越来越高。设计这样复杂的电路及系统也不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。硬件描述语言VHDL顺应这种潮流，迅速发展，目前已得到广泛的应用。为了尽快熟悉这种语言，选用了简易频率计作为入门的设计。 原理 频率计的工作原理是通过在一定时间内对外部信号进行计数，计算计数值对时间的比值，从而得到输入信号的频率，通过四个数码管作为频率值的输出。对系统进行分析后，确定采用模块设计，基本框架图如下： ...... 系统由分频模块，计数模块，显示驱动模块和显示模块组成，由分频模块将系统时钟32M分成1Hz频率，通过计数模块对一秒内信号进行计数，显示驱动模块将计数模块得到的数值进行7位数码管解码，经显示模块显示信号的频率值。为了测试方便，增加了一个测试频率模块，用晶体分频后对频率计进行检测和调整。设计所用的软件平台为Project Navigator4.2i。 1.1 分频模块的VHDL实现 分频模块的功能是将系统时钟频率分频成计数器所需要的时钟信号, 使计数器在时钟信号有效的时间对外部信号进行计数。根据频率计测量的范围，确定了分频至1Hz，对一秒种内外部信号进行4位十进制数计数，从而得到频率值，分频器的VHDL描述如下 library ieee; use ieee.std_logic_1164.all; entity fq_divide is ...... |
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