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可编程器件CPLD频率计设计

  • 简介:可编程器件CPLD频率计设计摘 要本论文主要设计的是频率计,用的器件是CPLD,软件是Lattice公司的设计软件ispDesign EXPERT.。硬件描述语言是VHDL语言。频率测量的方法一般有两种:测频率法和测周期法。综合采用两种方法可...
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[页数]:79          [字数]:36105

[目录]
第一章  CPLD数字频率计设计
第二章  硬件描述语言
第三章  介绍LATTICE公司的设计软件ISPDESIGN EXPERT
第四章. 频率计的设计

[摘要]
本论文主要设计的是频率计,用的器件是CPLD,软件是Lattice公司的设计软件ispDesign EXPERT.。硬件描述语言是VHDL语言。频率测量的方法一般有两种:测频率法和测周期法。综合采用两种方法可以有效的拓宽测量的频带。频率是指周期性信号在单位时间(1S)内变化的次数,若在一定的时间间隔T内测得某周期性信号的重复变化次数为N,则该信号的频率F=N/(Hz)。
本设计介绍一种基于VHDL的采用自上而下设计方法实现的数字频率计。该设计方法与传统的设计方法相比,具有外围电路简单,程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真验证设计方案的可行性,便于及时的调整设计方案,避免了传统方法中到项目开发的后期才发现方案的不妥,从而造成人力物力的浪费。同时,在本设计中用到的CPLD期间运行稳定可靠,可反复擦写,便于系统的维护和更形。


[正文]
绪 论
  可编程逻辑器件和现场可编程门阵列是新一代的数字逻辑器件,也是近年来集成电路中发展最快的品种之一。这种器件具有速度快,集成度高,可靠性强,用户可重复编程或动态重构其逻辑功能等特点。
相应与可编程器件的硬件描述语言主要有以下几种:ABLE---HDL语言;VHDL语言。VHDL语言是一种用于电路设计的高级语言。VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本,IEEE-1076(简称87版)之后,各EDA公司相继推出了自己的VHDL设计环境,或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的硬件描述语言。1993年,IEEE对VHDL进行了修订,从更高的抽象层次和系统描述能力上扩展VHDL的内容,公布了新版本的VHDL,即IEEE标准的1076-1993版本,(简称93版)。现在,VHDL和Verilog作为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持,在电子工程领域,已成为事实上的通用硬件描述语言。有专家认为,在新的世纪中,VHDL于Verilog语言将承担起大部分的数字系统设计任务。
本设计具有以下几个特点:
a)结构简单,使用方便
b)量程可以变化
c)价格便宜,易于推广
不过,本设计的频率计在很大程度上只是理论上的,有很多地方需要改进,所以只是做为参考。
......

[参考文献]
[1]闫石,数字电子技术基础,高等教育出版社 2000,2
[2]夏路易,可编程逻辑器件及描述语言,太原理工大学信息工程学院 2001
[3]王道宪.,CPLD/FPGA可编程器件应用与开发,北京:国防工业出版社,2003
[4]谢煌,黄为.,基于VHDL语言设计频率计,北京:现代电子技术,2003,14
[5]夏宇闻.,复杂数字电路与系统的verilog HDL设计技术,北京:航空航天大学出版社,1998.
[6]潘松,王国栋.VHDL实用教程,成都:成都电子科技大学出版社,2000.
[7]徐志军,大规模可编程逻辑器件及其应用,成都:电子科技大学出版社,2000
[8]候伯华,数字系统设计基础,西安电子科技大学出版社,2000
[9]宋万杰,罗丰.CPLD技术及其应用,西安:西安电子科技大学出版社,1999.
[10]杨刚,李雷,数字电子技术基础教程,北京:科技出版社,2001
[11]高鹏等.,基于CPLD的可编程数字频率计的设计,.电子世界2001,4

[原文截取]
可编程器件CPLD频率计设计
摘 要
本论文主要设计的是频率计,用的器件是CPLD,软件是Lattice公司的设计软件ispDesign EXPERT.。硬件描述语言是VHDL语言。频率测量的方法一般有两种:测频率法和测周期法。综合采用两种方法可以有效的拓宽测量的频带。频率是指周期性信号在单位时间(1S)内变化的次数,若在一定的时间间隔T内测得某周期性信号的重复变化次数为N,则该信号的频率F=N/(Hz)。
本设计介绍一种基于VHDL的采用自上而下设计方法实现的数字频率计。该设计方法与传统的设计方法相比,具有外围电路简单,程序修改灵活和调试容易等特点。特别是在设计的初期阶段可以通过软件仿真验证设计方案的可行性,便于及时的调整设计方案,避免了传统方法中到项目开发的后期才发现方案的不妥,从而造成人力物力的浪费。同时,在本设计中用到的CPLD期间运行稳定可靠,可反复擦写,便于系统的维护和更形。
关键词:频率计;CPLD,VHDL, ispDesign EXPERT
Digital frequency plan design. CPLD
ABSTRACT
This thesis mainly .....
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