| 毕业设计 VHDL语音数字钟的设计，共20页，8707字 摘 要 VHDL是Very High Speed Integrated Circuit HardwarDescriptionLanguage的缩写，意思是超高速集成电路硬件描述语言。对于复杂的数字系统的设计，它有独特的作用。它的硬件描述能力强，能轻易的描述出硬件的结构和功能。这种语言的应用至少意味着两种重大的改变：电路的设计竟然可以通过文字描述的方式完成；电子电路可以当作文件一样来存储。随着现代技术的发展，这种语言的效益与作用日益明显，每年均能够以超过30%的速度快速成长。 这次毕业设计的内容是在简要介绍了VHDL语言的一些基本语法和概念后，进一步应用VHDL，在MAX+ plus II 的环境下设计一个电子钟，最后通过仿真出时序图实现预定功能。电子钟的时间显示用到了七段数码管(或称七段显示器)的电路设计，内部的时间控制输出则用到了各种设计，包括：加法计数器，扫描电路，控制秒、分、时的分频电路，各种数制的转换。 关键词：VHDL、电子钟、七段显示器、时序图。 目 录 第一章VHDL语言简介 1 第二章VHDL语言的特点 3 第三章 VHDL电子钟应用实例 5 第一节 七段数码管电路设计 5 第二节 时钟的总体设计 8 第三节 详细设计 8 第四章 语言的注意事项 10 第五章 信号与变量的区别 12 总结 15 致 谢 16 参考文献 17 |
查看评论
已有0位网友发表了看法