（毕业设计 页数：41 字数：19028）基于异或门鉴相器的全数字锁相环的设计仿真

摘 要：随着大规模、超高速集成电路的飞速发展，数字系统的集成度越来越高，运算速度越来越快，这使得全数字锁相环在数字通信、控制工程以及无线电电子学的各个领域中的应用也越来越广泛。未来的集成电路技术的发展趋势，上把整个系统集成到一个芯片上，这种芯片被称为片上系统（SOC）。因此，研究能够嵌如系统芯片内的全数字锁相环，提高环路的工作性能，具有十分重要的意义。
全数字锁相环的结构形式是多样的。其主要的性能指标之一是要求捕捉时间短、同步误差小、抗干扰能力强，而缩短捕捉时间和减少同步误差是矛盾的两个方面。在设计方法上，本课题采用了自顶向下的设计方法。在设计过程中采用了边设计边验证的设计与验证相结合的设计流程，大大提高了设计的可靠性。

关键词：异或门 全数字锁相环 Verilog HDL


And XOR-door phase for the design of DPLL Simulation

Abstract：With the flying development of large scale and super high speed integrated circuit, the integration of digital system becomes higher and higher, and the logic speed become faster and faster, which makes the application of all digital phase-locked loop in every domain of digital communication, control project and wireless electronics more and more extensive. The developmental trend of intending integrate circuit technology is that the whole system is integrated in a chip, the chip goes by the name of system on a chip (SOC). Therefore, researching on the all digital phase-locked loop which can be embedded in systemic chip and improving the work capability of the loop have quite important meaning.
The structure of the all digital phase-locked loop is multiform. One of the primary capability index is that pull-in time is short, synchronization error is small, anti-interference ability is strong. However, it is incompatible between shorten pull-in time and reduce synchronization error. The top-down design method is used as the main design way of this problem. In the design process, verification was applied in every stage. This method can heavily increase the reliability of the design.

Keywords: XOR gate; all digital phase-locked loop; Verilog HDL.


目 录
1 引言 1
2 整体设计 3
3 数字锁相环的原理 4
3.1 数字锁相环（DPLL）的基本原理 4
3.2 数字环路部件 4
3.2.1 数字鉴相器（DPD） 4
3.2.2 数字环路滤波器（DLF） 5
3.2.3 数控振荡器（DCO） 7
4 基于异或门鉴相器全数字锁相环的设计 9
4.1 系统结构与工作原理 9
4.2 电路结构部件 9
4.2.1 鉴相器 9
4.2.2 数字环路滤波器 10
4.2.3 数控振荡器 10
4.3自动变模控制器的设计 10
5 全数字锁相环的 Verilog HDL实现 11
5.1 Verilog HDL 硬件描述语言介绍[4] 11
5.1.1 Verilog HDL 语言的历史 11
5.1.2 Verilog HDL 语言的主要能力 11
5.2 Verilog HDL 设计工具 13
5.3 主模块 14
5.4 鉴相器（异或门）模块 15
5.5 自动变模控制器模块 16
5.6 K变模可逆计数器模块 17
5.7 相位控制器模块 18
5.8 除 M 计数器模块除 20
6 全数字锁相环的仿真验证与分析 21
6.1 全数字锁相环的顶层全局设计 21
6.2 全数字锁相环的仿真结果 23
6.3 FPGA 验证与实现 26
6.4 结果分析 27
6.4.1 锁定时间 27
6.4.2 捕捉带 28
6.4.3 同步带 28
6.4.4 有关一阶 DPLL 的讨论 28
结 论 29
致 谢 30
参考文献 31
附录1 32
附录2 33
附录3 34
附录4 35

1 引言
有关锁相技术最早的论述是 1932 年贝尔赛什（De Bellescize）提出的。当时是为了解决同步检波如何得到本地振荡信号的问题。众所周知，同步检波和一般检波方式相比，在微弱信号接收中有很大优越性，但要实现同步检波，关键是如何产生一个和输入微弱信号载波频率相等、相位基本一致的本地振荡信号。这就提出了相位自动控制，也就是锁相环路（Phase Lock Loop），简称 PLL。锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统，由于电路构成复杂以及成本高等原因，当时没有得到广泛应用。1943 年，锁相环第一次被应用于黑白电视机的水平扫描和垂直扫描同步电路中，它可以抑制外界噪声对同步的影响，使电视图像的同步性能得到很大改善。从此，锁相技术引起了人们的广泛重视，发展迅速。1954 年锁相环又进一步用于彩色电视机的色同步信号提取。50 年代由杰费（Jaffe）和里希廷（Reehtin）发表了有噪声情况下环路线性分析方法，提出了环路最佳化设计。在 1956 年 Veterbi 提出了无噪声情况下环路非线性分析方法。以后又有 Lindscy 和 Charles 研究了在有噪声情况下环路的非线性分析方法，并得出了不少实验结果，充实了理论分析。锁相环在空间技术中的应用是从 1956 年国外发射第一批人造卫星开始的。这些飞行器载有低功率（约 10mW）连续波发射机，接收的距离在数百乃至数千公里以上，因而接收的信号是异常微弱的，加之有多普勒频移及发射机振荡的频率漂移，接收机的带宽必须很宽才行，而噪声强度是与带宽成正比的，这样信噪比就相当低，约在-10dB～-30dB 的数量级上。此时只有采用锁相环路做成的窄带锁相跟踪接收机才能把深埋在噪声中的信号提取出来，普通的接收技术是无能为力的。所以空间技术的发展促进了人们对锁相环路及其理论的进一步探讨，极大地推动了锁相技术的发展。