（毕业论文 字数：3514 页数：16）摘要：本设计是以 mpc92439作为频率控制器的低电压LVPECL时钟合成器，具有适应温度大（00 C-700C）频率变化宽的特性（3.12MHZ-900MHZ）.适宜频率要求高低功耗的电路设计应用。本设计重在应用MPC92439控制芯片。在设计中重点介绍了次芯片功能了和实现。

关键字： MPC92439 ,频率控制器,低电压,频率动态变化,温度

Abstract ：This design synthesizes the machine with low voltage the LVPECL clock that the mpc92439 is the frequency controller, having the characteristic(3.12 MHZ -900 MHZ) of adapt the temperature （00 C-700C） frequency variety breadth.The feat frequency requests the electric circuit design application that high and low power consume.The origin design heavy in the applied MPC92439 control chip.The point introduced a chip function in the design and realization.

Key word: The MPC92439 frequency controller low voltage frequency dynamic state variety temperature

目 录


1. MPC92439芯片介绍。
（1） 总体介绍

（2） 芯片特性

2. MPC92439芯片功能介绍。
（1） MPC92439采用两种封装

（2） 内部结构图
3. MPC92439芯片结构图和引脚介绍。
（1） MPC92439采用两种封装

（2） 内部结构图

（3） 引脚说明

（4） 引脚的控制信号

4. 基于MPC92439芯片的应用电路设计。
5．电路的具体功能实现。
（1） 设计硬件软件思路
（2） 各控制命令信息
（3） M与时钟频率的关系
（4） 举例
6．总结
参考文献

1． 芯片简介：

（1） 总体介绍：
MPC92439 是3.3 V 兼容, PLL（琐相环） 基于的时钟合成器被瞄准
为高性能时钟世代在中等长度范围对高性能
电信, 网络和计算的应用。 以产品频率从
3.125 MHZ到900 MHZ有差别的LVPECL 输出信号支持
设备适应所需时钟应用的需要。
（2） 芯片特性：
. 3.125 MHZ到900 MHZ合成时钟输出信号。
． 有差别的LVPECL 输出。
． LVCMOS 兼容控制输入。
． 在芯片晶体振荡器控制为获得参考频率。
． 选择LVCMOS 兼容参考输入。
． 3.3V 电源。
． 充分地应用锁相环（PLL）。
． 适宜小频率。
． 连续3-wire 编程的接口
． 并行程序设计接口为通电
． 28-PLCC 和32-LQFP 包装
． 28 脚和32 脚的自由封装。
． SiGe 技术
． 四周温度范围（00 C-700C）。
． 对MC12439 和MPC9239引脚兼容。

2． MPC92439芯片功能介绍

内部晶体控制振荡器使用外在石英晶体作为频率提供的。时钟信号与锁相环（PLL）相乘.在锁相环（PLL）内的晶体本地震荡从400 到900 兆赫的范围.它的输出由被配置的驱动器称是适宜连续或平行接口的。晶体控制振荡器频率fXTAL, PLL反馈驱动器M 和PLL 端口驱动器N 确定输出频率。PLL 的反馈道路是内部的。锁相环（PLL）调整本震VCO输出M倍参考频率VCO的控制电压。注意为一些M 的价值(或太高或太低) PLL 不会达到这样的频率输出。锁相环（PLL）将是稳定的如果VCO频率是在之内指定的VCO 频率范围(400 兆赫兹到900 兆赫兹) 。M价值必须由串行或并行接口编程得到的。PLL端口驱动器N被配置通过或连续或平行接口, 并且能提供四个分裂比率(1 , 2, 4, 或8) 。这台驱动器扩大了器件的运行当它提供50% 使用率。输出驱动器的驱动与输出的驱动是不同的, 并且可能驱动一对有50欧的传输线到2。0V的电压VCC. 正极对PLL提供电压已经从逻辑电源提供中分离出来了而且使发射结输出的噪声减少了。设置逻辑有二个部分: 连续和平行。平行接口使用价值在M[6:0 ] 和N[1:0 ]输入去配置端口计数器。它被推荐在系统复位是保持/P_LOAD 输入低电平直到电源变为高电平。在/P_LOAD 的低到高的转换,并行输入被禁止。平行接口有优先于串行接口。内部上拉电阻器在M[6:0 ] 并且N[1:0 ] 输入限制了LVCMOS兼容控制输入悬空。串行接口接一个十二位移位寄存器。每当S_CLOCK上升沿输入时移位寄存器就移位。串行输入S_DATA在这的AC 特征部分文件运行和保持必须符合时序。设置的开关将禁止移位寄存器在S_LOAD 下边缘。参见“编程接口”。 测试输出反应了各个端口引脚, 并且被T[2:0 ] 位在连续数据流控制。为了使PLL噪声减到最小, 它被推荐阻止活跃信号在测试是的输出。当PWR_DOWN 引脚断开时,将同步地将FOUT 除以16 。电压下降序列被PLL参考时钟缩定, 因此造成频率下降相对地慢慢地发生。在PWR_DOWN引脚的“de-assertion”状态, FOUT 输入将返回到它的被编程的频率在四分离增加。