| 一、设计目的： （1）学习7数码显示译码器设计; （2）学习VHDL的多层次设计方法。 二、设计任务及要求： （1）实验内容1：说明程序1的含义,以及该例的整体功能。在MAX plusII上对下例进行编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形(提示：用输入总线的方式给出输入信号仿真数据) 。 （2）引脚锁定及硬件测试。建议选定实验电路模式6,用数码8显示译码输出(PIO46-PIO40),键8/7/6/5四位控制输入,硬件验证译码器的工作性能。 （3）将程序1改成16进制7段译码器重复以上实验。 （4）根据以上的实验内容写出实验报告,包括程序设计、软件编译、仿真分析、硬件测试和实验过程;设计程序、程序分析报告、仿真波形图及分析报告。 三、总体方案设计： 7数码是纯组合电路,通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码,然而数字系统中的数据处理的运算都是2进制的,所以输出表达都是16进制的,为了满足16进制数的译码显示,最方便的方法就是利用译码程序在FPGA/CPLD中来实现。但为了简化过程,首先完成7段BCD码译码器的设计。程序1作为7段BCD码译码器,输出信号LED7S的7位分别接如图6-21数码管的7个段,高位在左,低位在右。例如当LED7S输出为“1101101”时,数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮,于是数码管显示“5” 。 设计任务要求1：说明程序1的含义,以及该例的整体功能。在MAX plusII上对下例进行编辑、编译、综合、适配、仿真,给出其所有信号的时序仿真波形(提示：用输入总线的方式给出输入信号仿真数据) 。 程序1 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX1 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); ...... |
查看评论
已有0位网友发表了看法