| 数字时钟电路 一 引言 VHDL是一种用来描述数字逻辑系统的“编程语言”。它源于美国政府于1980年开始启动的超高速集成电路计划,VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。VHDL的应用必将成为当前以及未来EDA解决方案的核心，更是整个电子逻辑系统设计的核心。 VHDL的设计流程 在EDA解决方案中采用VHDL要经过的流程如下图所示。从图中我们可以看出，在设计入口（design entry）阶段可以采用逻辑图和VHDL混合输入，一般使用芯片生产商提供的一些新的开发工具。 二 设计要求及系统框图 数字钟表是经常用到的计时工具，应用非常广泛，它能够用小时、分、秒来显示一天的时间。我们的目的是以数字钟表为例，介绍VHDL语言的应用及层次化的设计方法，因此，设计中仅考虑数字钟表的基本功能，即能够显示秒、分、小时。小时显示可采用0～12小时及上下午标志，也可采用0～23小时的显示方式，此处采用后者。数字钟表准确计时的关键是要求有精确控制的基本时钟频率，此处考虑基本时钟信号来自石英晶体振荡器，其频率为1M Hz，设计中仅考虑对输入信号的预分频。综合上述分析，数字时钟的设计要求如下： ...... |
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