| 前一节的例子说明了编码器、环型计数器的VHDL实现方法，本节通过数字时钟的设计说明VHDL在计数器及译码器设计中的应用，并以此为例介绍目前数字系统设计中普遍采用的层次化设计方法。 1 设计要求及系统框图 数字钟表是常用的计时工具，它能够用小时、分、秒来显示一天的时间。我们的目的是以数字钟表为例，介绍VHDL语言的应用及层次化的设计方法，因此，设计中仅考虑数字钟表的基本功能，即能够显示秒、分、小时。小时显示可采用0～12小时及上下午标志，也可采用0～23小时的显示方式，此处采用后者。数字钟表准确计时的关键是要求有精确控制的基本时钟频率，此处考虑基本时钟信号来自石英晶体振荡器，其频率为1M Hz，设计中仅考虑对输入信号的预分频。综合上述分析，数字时钟的设计要求如下： 输入时钟脉冲频率： f_input = 1M Hz 输出： 6位七段共阴极数码管数字显示，小时、分、秒各2位； 显示范围：00：00：00～23：59：59 考虑到数字时钟系统中使用的主要功能模块是计数器和译码器，预分频电路事实上也是由计数器电路实现。因此，尽量采用模块化设计方法，提高设计效率。综合上述分析，可做出数字时钟电路的系统框图如图1所示。 ....... |
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