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VHDL_38译码器(原理图方法)

  • 简介:【实验目的】 学习原理图输入设计法。 【实验内容及要求】 1、用原理图输入法设计一个3 - 8译码器。 2、要求用SW1、SW2、SW3作为译码器的数据输入端(SW3为低位),SW4、SW5、SW6作为译码器的使能控制输入端(即G1、G2A、G2B,1、0、0时芯片有效)...
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【实验目的】
学习原理图输入设计法。
【实验内容及要求】
1、用原理图输入法设计一个3 - 8译码器。
2、要求用SW1、SW2、SW3作为译码器的数据输入端(SW3为低位),SW4、SW5、SW6作为译码器的使能控制输入端(即G1、G2A、G2B,1、0、0时芯片有效)。输出用LED1~LED8灯管显示。
【实验步骤】
1.建立38dc目录,用于存放本实验所建立的文件。
2.运行MAX+plus II 10.0 BASELINE 软件。
3.点击:“File
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