| [页数]:64 [字数]:18440 [目录] 前 言 第1章 锁相环的基本理论 第2章 全数字锁相环工作原理 第3章 基于FPGA的二阶数字锁相环设计 第4章 实验与测试 结 论 [摘要] 锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。 随着电子技术向数字化方向的迅速发展，需要采用数字方式实现信号的锁相处理。目前，由于大规模、超高速数字集成电路的发展及计算机得到了普遍应用，于是出现了全数字锁相环路。因为是全数字电路，因此它对数字电路的噪声容忍能力很强。并且，全数字锁相环路设计还可以借鉴流行的ASIC设计流程，即编写硬件描述语言，进行逻辑综合，采用自动布局布线获得版图，因而全数字锁相环具有很强的可移植性。此外，由于其所具有的数字特性，全数字锁相环的捕获时间也很快[1]。 本文主要介绍了一种基于FPGA的二阶全数字锁相环，采用EDA 技术进行系统设计。该锁相环电路，环路部件全部数字化，采用数字鉴相器（DPD），数字环路滤波器（DLF），数控振荡器（DCO）构成锁相环路。它使用比例—积分（PI）算法代替传统锁相环路系统的环路滤波，并使用相位累加器实现数控振荡器的功能。理论分析和仿真实验表明，改变比例积分控制参数，可以很方便地调节锁相系统的锁相速度和稳定性。 利用VHDL硬件描述语言编写了数字锁相环各模块中器件的程序，这些器件主要有：分频器，触发器，寄存器，全加器。并且编写了本设计的系统顶层程序，利用QuartusⅡ软件对所有程序进行编译与波形仿真[2]。 [正文] 前 言 一、国内外锁相环的研究现状与发展趋势： 锁相环(PLL)是一个闭环相位自动控制系统，它于1932年由Debellescise最先发明，至今已得到了广泛的应用。它深刻地改变了人们的生活：它可以使我们方便地变换电视频道，并看到清晰的电视图像，使我们听到悦耳的立体声广播；在通讯、雷达、导航等设备中，锁相环路己经成为不可缺少的一部分。比如，它可以把深埋在噪声中的有用信号提取出来，从而使地面接收设备能够正确地收到卫星、宇宙飞船等空间飞行物发回来的信息；在高技术领域，相环路在模拟和数字通信及无线电电子学的各个领域也得到了极为广泛的应用；特别地，在数字通信的调制、解调和位同步中常常也要用到各种各样的锁相环[3]。 第一代的锁相环是用分立元件实现的，直至1965年出现了集成锁相环。最早的集成锁相环是纯粹的模拟电路，它采用模拟乘法器作为鉴相器(PD)，采用无源或有源RC滤波器作为环路滤波器(LP)，利用压控振荡器(VCO)产生锁相环的输出信号。这种类型的锁相环被称为“线性锁相环” (LPLL)。 随着大规模、超高速数字集成电路的发展以及计算机的普遍应用，在传统的模拟锁相环路(APLL)应用领域中，一部分已被数字锁相环路(DPLL)所取代。从六十年代起，人们就开始了对数字锁相环的研究。起初，只是把模拟环路中的部分部件数字化。例如，它只有鉴相器是用数字电路实现的，而其它部分仍然是由模拟电路实现，因此严格地来说，它是一个数模混合系统。这样做的优点是，能够在不牺牲压控振荡器频率稳定度的情况下，加入频率牵引范围，从而提高了整个环路的工作稳定性和可靠性。 大约在1970年左右，还出现了另一种类型的锁相环——“全数字锁相环”(ADPL)。与DPLL相比，ADPLL是一个数字系统，即电路全部由数字电路实现，而且内部信号也全是数字信号。它不含有无源器件，如电容、电阻。 ...... [参考文献] [1]张厥盛,郑继禹,万心平. 锁相技术. 西安电子科技大学出版社，2003 [2]郑亚民,董晓舟. 可编程逻辑器件开发软件Quartus Ⅱ. 北京: 国防工业出版社, 2006 [3]Norman L. Clup. Digital Phase-Locked Loop. United States, US4577163, 1996 [4]任勇峰,庄新敏. VHDL与硬件实现速成. 北京: 国防工业出版社, 2005 [5]童诗白,华成英. 模拟电子技术基础(第三版). 北京: 高等教育出版社, 2001: 509-515 [6]Roland. E. Best. 锁相环设计、仿真和应用. 北京: 清华大学出版社, 2003: 205-243 [7]Patrick Overs. Digital Phase-Locked Loop. United States.US6184734 B1, 2001: 269-305 [8]Roland E. Best. Phase-locked loops design. Simulation and Application. 北京:清华出版社，2000 [9]EDA先锋工作室. Altera FPGA/CPLD 设计（基础篇）. 北京: 人民邮电出版社，2004 [10]EDA先锋工作室. Altera FPGA/CPLD 设计（高级篇）. 北京: 人民邮电出版社，2005 ...... [原文截取] 基于FPGA的全数字锁相环设计 摘 要 锁相环在 通信 、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种 电子 设备中必不可少的基本部件。 随着电子技术向数字化方向的迅速发展，需要采用数字方式实现 信号 的锁相处理。目前，由于大规模、超高速数字集成电路的发展及计算机得到了普遍应用，于是出现了全数字锁相环路。因为是全数字电路，因此它对数字电路的噪声容忍能力很强。并且，全数字锁相环路设计还可以借鉴流行的ASIC设计流程，即编写硬件描述语言，进行逻辑综合，采用自动布局布线获得版图，因而全数字锁相环具有很强的可移植性。此外，由于其所具有的数字特性，全数字锁相环的捕获时间也很快[1]。 本文主要介绍了一种基于FPGA的二阶全数字锁相环，采用EDA 技术进行系统设计。该锁相环电路，环路部件全部数字化，采用数字鉴相器（DPD），数字环路滤波器（DLF），数控振荡器（DCO）构成锁相环路。它使用比例—积分（PI）算法代替传统锁相环路系统的环路滤波，并使用相位累加器实现数控振荡器的功能。理论分析和仿真实验表明，改变比例积分控制参数，可以很方便地调节锁相系统的锁相速度和稳定性。 利用VHDL硬件描..... |
基于FPGA的全数字锁相环设计
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